년도-학기
2020 년 2학기
과목명
전자회로실험
LAB번호
제목
1
연산 증폭기 및 선형 연산
증폭기 회로

실험 일자
2020년 11 월 25 일
제출자 이름

제출자 학번
Chapter 1. 관련 이론

연산증폭기

연산 증폭기(op-amp, Operational amplifier)는 한 개의 차동 입력과, 대개 한 개의 단일 출력을 가지는 직류연결형(DC-coupled) 고 이득 전압 증폭기이다. 하나의 연산 증폭기는 그 입력 단자 간의 전압 차이보다 대개 백배에서 수 천 배 큰 출력 전압을 생성한다.

연산 증폭기의 회로 표현은 다음과 같다.
V+:비 반전 신호 입력
V-:반전 신호 입력
VOUT:출력
VS+:양의 전원 공급 전압
VS-:음의 전원 공급 전압

`이상적인 연산 증폭기`
`반전 증폭기`
반전